In der Halbleiterbranche mehren sich die Anzeichen dafür, dass AMD mit der kommenden Zen-6-Architektur, intern unter dem Codenamen „Medusa“ geführt, einen gewaltigen Sprung vorbereitet. Aktuelle Leaks aus internen Quellen zeichnen ein detailliertes Bild dessen, was uns bei künftigen Desktop-, Server- und Mobilprozessoren erwartet. Dabei handelt es sich nicht bloß um kleine Optimierungen: Die Rede ist von massiven architektonischen Fortschritten, deutlich höheren Kernzahlen und einem massiv vergrößerten L3-Cache – allesamt basierend auf TSMCs modernstem 2nm-Nanosheet-Verfahren.
Berichten zufolge wurde Zen 6 von Grund auf neu konzipiert, wobei AMD den Fokus verstärkt auf die Multi-Thread-Leistung legt. Erste Engineering-Samples für Partner sollen bereits im Umlauf sein, während der offizielle Marktstart für die zweite Jahreshälfte 2026 prognostiziert wird. Dass AMD bereits jetzt so eng mit Partnern zusammenarbeitet, deutet auf ein hohes Vertrauen in den Zeitplan und die neue Architektur hin.
Der Quantensprung bei der Kerndichte: Zen 6 übertrumpft Zen 5
Das Prunkstück der „Medusa“-Architektur ist das Standard-Zen-6-CCD (Core Complex Die). Dieses soll über beeindruckende 12 CPU-Kerne und 48 MB L3-Cache verfügen. Im Vergleich zu den bisherigen Zen-5-CCDs, die meist 8 Kerne und 32 MB L3-Cache boten, entspricht dies einer Steigerung von satten 50 %. Mit 4 MB L3-Cache pro Kern stellt AMD sicher, dass Daten extrem nah an den Recheneinheiten bleiben, was die Performance der einzelnen Kerne spürbar befeuern dürfte.
Besonders bemerkenswert: Alle 12 Kerne sollen in einem einzigen Core Complex (CCX) untergebracht sein. Die geschätzte Die-Größe für ein solches Zen-6-CCD liegt bei etwa 76 mm². Das ist lediglich ein Zuwachs von etwa 5–7 % gegenüber den 71 mm² eines Zen-5-CCDs – trotz der deutlich höheren Kern- und Cache-Dichte. Diese Effizienz ist primär dem Wechsel auf TSMCs N2-Fertigungsprozess (2nm Nanosheet) zu verdanken. Es wird spannend zu sehen sein, wie sich diese enorme Packdichte im realen Betrieb auf die Wärmeentwicklung auswirkt.
EPYC Venice und Dense-Kerne: Neue Maßstäbe im Rechenzentrum
Neben den Standard-CCDs wird AMD voraussichtlich auch Zen-6C-Varianten einführen. Diese sind auf maximale Effizienz und Kerndichte pro Watt getrimmt und kommen vor allem im Serverbereich zum Einsatz. Auch diese „Dense“-Chips werden im 2nm-Verfahren gefertigt.
Hinsichtlich der Spezifikationen der Zen-6C-CCDs gibt es noch unterschiedliche Informationen. Während einige Quellen von 16 Kernen und 64 MB L3-Cache pro CCD sprechen, deuten andere Berichte auf ein noch aggressiveres Design mit 32 Kernen und 128 MB L3-Cache hin. Sollte AMD tatsächlich 32 Kerne in ein einziges CCD packen, würde das die Rechenkapazität in Rechenzentren auf ein völlig neues Niveau heben.
Diese Bausteine bilden das Herzstück der 6. Generation der EPYC-Serverprozessoren, Codename „Venice“ (EPYC 9006 Serie). Diese CPUs sollen bis zu acht CCDs unterstützen, was in der Spitze entweder 96 klassische Zen-6-Kerne (192 Threads) oder gewaltige 256 Zen-6C-Kerne (512 Threads) ermöglicht. Für Konkurrenten wie Intels Diamond Rapids oder Clearwater Forest wird es eine Herausforderung, hier bei der Performance-pro-Watt-Effizienz mitzuhalten.
Begleitet wird „Venice“ von den neuen Plattformen SP7 und SP8. SP7 unterstützt 16-Kanal-DDR5-12800 und eine TDP von bis zu 600W, während SP8 für 12 Kanäle und 350-400W ausgelegt ist. Beide setzen voll auf PCIe Gen 6, um für kommende KI-Beschleuniger und extrem schnellen Speicher gerüstet zu sein.
Ryzen für Desktops: Der Kampf um die Gaming-Krone
Im Desktop-Segment wird Zen 6 unter den Markennamen „Olympic Ridge“ und „Medusa Ridge“ firmieren. Erfreulich für Aufrüster: AMD plant offenbar, die Kompatibilität zum bestehenden Sockel AM5 beizubehalten.
Die kommenden Ryzen-CPUs könnten in Dual-CCD-Konfigurationen bis zu 24 Kerne (48 Threads) bieten. Durch den massiv vergrößerten L3-Cache und die architektonischen Verbesserungen dürften sie sowohl bei Single-Core- als auch bei Multi-Core-Anwendungen deutlich vor der Zen-5-Generation liegen. Dies ist essenziell, um gegen Intels Arrow Lake Refresh und die spätere Nova-Lake-Architektur zu bestehen.
Ein weiteres Highlight werden die Zen-6-X3D-Prozessoren sein. Hier könnte AMD den L3-Cache pro CCD auf bis zu 144 MB hochschrauben (48 MB Basis plus 96 MB 3D V-Cache). Bei einem Dual-CCD-Setup entspräche das einem gigantischen Gesamtspeicher von 288 MB L3-Cache. Für Gamer und cache-intensive Anwendungen wäre dies ein massiver Performance-Booster, der AMDs Führungsposition in diesem Bereich zementieren könnte.
Medusa Point: Mobile APUs mit neuen Ansätzen
Auch für Laptops gibt es erste Details zu den „Medusa Point“-APUs. Ein frühes Engineering-Sample (A0 Stepping) wurde bereits in Zolldokumenten gesichtet. Es nutzt ein FP10-Package (25 x 42,5 mm) und ist für eine TDP von 28W spezifiziert.
Die CPU-Konfigurationen scheinen flexibler zu werden: Es gibt Hinweise auf Ryzen 5/7-Modelle mit einem Mix aus 4 Performance-Kernen, 4 Dense-Kernen und 2 Low-Power-Kernen (4C + 4D + 2LP). Leistungsstärkere Ryzen 9-Modelle könnten sogar auf eine 16C + 4D + 2LP-Topologie setzen. Ein kleiner Wermutstropfen: Aktuelle Leaks deuten darauf hin, dass AMD weiterhin auf die RDNA 3.5 Grafikeinheit setzt. Angesichts der starken Konkurrenz durch Intels Lunar- und Panther-Lake-iGPUs hoffen viele Nutzer jedoch noch auf einen Wechsel zu RDNA 4.
Der „Silicon Bridge“-Interconnect: Der heimliche Star
Eine der wichtigsten Neuerungen unter der Haube ist die Einführung eines sogenannten Bridge Dies. Diese Silizium-Brücke sitzt zwischen den CCDs und dem I/O-Die (IOD) und revolutioniert die Chiplet-Kommunikation.
Diese Technologie soll die Bandbreite zwischen den Chips massiv erhöhen und gleichzeitig die Latenzen senken. AMD hat ähnliche Verfahren (Elevated Fanout Bridge, EFB) bereits bei High-End-Produkten wie dem MI200-Beschleuniger eingesetzt. Für Zen 6 bedeutet dies, dass die gestiegene Kernzahl nicht durch Kommunikations-Engpässe ausgebremst wird – ein entscheidender Faktor für die Skalierbarkeit der gesamten Architektur.
TSMC 2nm: Das Fundament des Erfolgs
Ohne den Umstieg auf TSMCs N2-Prozess wären diese Zuwächse kaum denkbar. N2 markiert für TSMC den Wechsel zu GAA-Transistoren (Gate-All-Around). Im Vergleich zum 3nm-Verfahren (N3E) verspricht N2 eine um 10-15 % höhere Leistung bei gleichem Verbrauch oder eine Reduktion der Leistungsaufnahme um bis zu 30 %.
Zwar gab es vereinzelte Gerüchte, dass AMD bei 3nm bleiben könnte, doch die überwältigende Mehrheit der Quellen bestätigt den Sprung auf 2nm. Nur so lassen sich die ambitionierten Ziele bei der Kerndichte und der Cache-Größe realisieren, ohne die Effizienz zu opfern.
Zusammenfassend zeigen die Leaks, dass AMD mit Zen 6 „Medusa“ weit mehr als nur ein inkrementelles Update plant. Ob im Server, im Desktop oder mobil: Die Kombination aus 2nm-Fertigung, erhöhter Kernzahl und radikal neuen Interconnect-Lösungen verspricht einen der größten Leistungssprünge der letzten Jahre. Das Jahr 2026 könnte somit ein Meilenstein für die gesamte Branche werden.
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