Le monde des semi-conducteurs est en ébullition suite aux récentes révélations concernant la future architecture processeur d'AMD, baptisée "Zen 6" et connue sous le nom de code "Medusa". Des fuites émanant de sources internes suggèrent que l'entreprise ne se contentera pas d'une simple mise à jour, mais prépare une véritable révolution pour ses puces desktop, serveurs et mobiles. Au programme : une augmentation massive du nombre de cœurs et du cache L3, portés par la technologie de gravure de pointe en 2 nm de TSMC.
Selon les rapports, Zen 6 ferait l'objet d'une conception entièrement repensée, mettant l'accent sur les performances multi-threadées. Des échantillons d'ingénierie circuleraient déjà chez les partenaires, avec une fenêtre de lancement estimée à la seconde moitié de 2026. Cette stratégie suggère qu'AMD a déjà finalisé les grandes lignes de son architecture et semble confiant quant à son calendrier de production.
Un bond majeur de la densité : Zen 6 surpasse Zen 5
L'élément central de l'architecture "Medusa" repose sur le nouveau CCD (Core Complex Die) Zen 6. Ce dernier embarquerait pas moins de 12 cœurs CPU et 48 Mo de cache L3. Il s'agit d'une progression spectaculaire de 50 % par rapport aux CCD Zen 5 actuels, qui plafonnent à 8 cœurs et 32 Mo de cache. Avec une allocation de 4 Mo de cache L3 par cœur, AMD semble vouloir optimiser la réactivité et l'accès aux données pour chaque unité de calcul.
Le point le plus impressionnant reste l'intégration de ces 12 cœurs au sein d'un seul complexe (CCX). Malgré cet ajout massif de composants, la taille de la puce (die) ne passerait que de 71 mm² (Zen 5) à environ 76 mm². Cette efficacité spatiale remarquable serait rendue possible par l'adoption du nœud de gravure N2 (2 nm) de TSMC utilisant la technologie nanosheet. Si ces chiffres se confirment, ce serait une démonstration de force pour le procédé N2 en conditions réelles.
EPYC Venice et les cœurs denses : l'offensive sur les serveurs
Parallèlement aux cœurs classiques, AMD prévoit d'introduire des CCD Zen 6C (Dense), optimisés pour la densité de calcul et l'efficacité énergétique. Ces puces, également gravées en 2 nm, sont destinées aux environnements où le rapport performance/watt est crucial.
Les spécifications de ces versions Zen 6C font encore l'objet de débats, mais deux configurations se dessinent : une version à 16 cœurs avec 64 Mo de cache L3, ou une version encore plus agressive de 32 cœurs et 128 Mo de cache L3 par CCD. Cette seconde option permettrait à AMD de dominer le marché des serveurs en termes de densité brute.
Ces technologies propulseront la 6e génération de processeurs EPYC, nommée "Venice" (série 9006), prévue pour 2026. Ces processeurs pourraient embarquer jusqu'à huit CCD, offrant ainsi un total de 96 cœurs Zen 6 classiques (192 threads) ou un chiffre colossal de 256 cœurs Zen 6C (512 threads). Face aux futurs Diamond Rapids et Clearwater Forest d'Intel, AMD disposerait d'un avantage de scalabilité majeur.
La plateforme Venice introduira également les sockets SP7 et SP8. Le SP7 supportera la mémoire DDR5-12800 sur 16 canaux avec un TDP allant jusqu'à 600W, tandis que le SP8 se concentrera sur 12 canaux avec un TDP de 350-400W. L'adoption généralisée du PCIe Gen 6 assurera une bande passante adaptée aux futurs accélérateurs IA et au stockage ultra-rapide.
Ryzen Desktop : "Olympic Ridge" et "Medusa Ridge" au combat
Pour le grand public, l'architecture Zen 6 sera déclinée sous les noms de code "Olympic Ridge" et "Medusa Ridge". Attendus pour fin 2026, ces processeurs devraient conserver la compatibilité avec le socket AM5 actuel, une excellente nouvelle pour la pérennité des configurations existantes.
Les processeurs Ryzen basés sur Zen 6 pourraient proposer jusqu'à 24 cœurs (48 threads) grâce à une conception à double CCD. L'augmentation du cache L3, couplée aux améliorations architecturales, devrait offrir des gains substantiels tant en gaming qu'en productivité. Cette montée en puissance sera nécessaire pour contrer le rafraîchissement d'Arrow Lake et l'arrivée de Nova Lake chez Intel la même année.
Enfin, les versions X3D ne sont pas oubliées. AMD pourrait proposer jusqu'à 144 Mo de cache L3 par CCD (48 Mo de base + 96 Mo de 3D V-Cache), totalisant ainsi 288 Mo de cache L3 sur les modèles haut de gamme. Une telle réserve de mémoire cache pourrait définitivement asseoir la domination d'AMD sur le segment des performances de jeu.
APU Mobiles "Medusa Point" : le défi du graphisme intégré
Les premières informations sur les puces mobiles suggèrent une plateforme nommée "Medusa Point". Des documents d'expédition mentionnent un package FP10 de 25 x 42,5 mm avec un TDP cible de 28W.
La structure de ces puces mobiles varierait selon les gammes. Un modèle Ryzen 5/7 pourrait adopter une configuration hybride 4 cœurs Zen 6 + 4 cœurs Zen 6C + 2 cœurs basse consommation (4C + 4D + 2LP). Pour le segment Ryzen 9, AMD pourrait utiliser un CCD de 12 cœurs dans une structure 16C + 4D + 2LP. Cependant, une certaine inquiétude plane sur la partie graphique : certaines rumeurs indiquent le maintien de l'architecture RDNA 3.5. En 2026, face aux avancées d'Intel avec Lunar Lake et Panther Lake, le choix de ne pas passer à RDNA 4 pourrait être perçu comme un manque d'ambition sur le segment iGPU.
L'innovation invisible : le pont de silicium (Interconnect)
L'une des évolutions les plus cruciales de Zen 6 réside dans l'introduction d'un pont de silicium (bridge die) situé sous les CCD et l'IOD (Input/Output Die). Cette modification structurelle transforme radicalement la communication entre les différents composants de la puce.
Cette technologie de "pontage", similaire à ce qu'AMD utilise déjà sur ses accélérateurs MI200, vise à augmenter drastiquement la bande passante tout en réduisant les latences entre les chiplets. C'est un changement fondamental qui permettra d'exploiter pleinement le surplus de cœurs et de cache sans créer de goulot d'étranglement, garantissant une fluidité de communication inédite pour une architecture multi-puces.
Le procédé TSMC N2 : le socle de la performance
Le passage au procédé de gravure en 2 nm de TSMC est le véritable moteur de Zen 6. C'est la première fois que le fondeur taiwanais utilise des transistors de type Gate-All-Around (GAA). Par rapport au 3 nm (N3E), le 2 nm promet des gains de performance de 10 à 15 % à consommation égale, une densité de transistors accrue de 15 % et une réduction de la consommation d'énergie de 25 à 30 %.
Bien que quelques rares sources aient évoqué un maintien en 3 nm, la majorité des indicateurs pointent vers le 2 nm. Ce choix semble indispensable pour atteindre les objectifs de densité (12 cœurs par CCD) sans faire exploser la taille de la puce ou sa consommation thermique.
En conclusion, ces fuites dessinent le portrait d'une architecture Zen 6 extrêmement ambitieuse. AMD ne semble pas se contenter d'une évolution incrémentale, mais prépare une rupture technologique majeure avec "Medusa". Entre l'augmentation massive du cache, l'optimisation des interconnexions et la gravure en 2 nm, l'année 2026 s'annonce comme un tournant décisif pour la compétition entre AMD et Intel.
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